// Copyright (C) 1953-2022 NUDT
// Verilog module name - head_and_tail_discard 
// Version: V4.1.0.20221215
// Created:
//         by - fenglin 
//         at - 10.2020
////////////////////////////////////////////////////////////////////////////
// Description:
//         
///////////////////////////////////////////////////////////////////////////

`timescale 1ns/1ps

module head_and_tail_discard
(
        i_clk,
        i_rst_n,
                     
        iv_data,
	    i_data_wr,
       
        ov_data,
        o_data_wr
);

// I/O
// clk & rst
input                  i_clk;                   //125Mhz
input                  i_rst_n;
// pkt input from fem
input	   [8:0]	   iv_data;
input	         	   i_data_wr;
// send pkt data from gmii     
output reg [7:0]       ov_data;
output reg             o_data_wr;             
always @(posedge i_clk or negedge i_rst_n) begin
    if(!i_rst_n)begin
		ov_data             <= 8'b0;
        o_data_wr           <= 1'b0;       
    end
    else begin
		ov_data             <= iv_data[7:0];
        o_data_wr           <= i_data_wr;      
    end
end
endmodule